文章大纲
·传统到先进工艺
·后摩尔时代先进封装崛起
·先进封装的发展趋势
封装行业
封装行业现状和发展趋势
1.1传统到现先进工艺
半导体制造流程包含前道晶圆制造与后道封装测试两大关键工序。前道晶圆制造工序中，晶圆需依次经历氧化、涂胶、光刻、刻蚀、离子注入、物理 / 化学气相沉积、抛光、晶圆检测以及清洗等复杂步骤，且各步骤均依赖专门的半导体制造设备，这些设备以极高精度在晶圆表面构建微观电路结构。后道封装测试工序里，未切割的晶圆片进入 IC 封测环节，要历经磨片 / 背面减薄、切割、贴片、银浆固化、引线焊接、塑封、切筋成型、FT 测试等流程，每个环节同样离不开对应的半导体封装设备与半导体测试设备，以此将晶圆片加工成最终的芯片成品。
然而，随着人工智能、高性能计算等新兴领域的崛起，传统封装面临严峻挑战。因其在集成度、性能提升及功能融合等方面存在局限，难以满足新需求。在此背景下，先进封装技术应运而生并形成独特的中道工艺。先进封装作为高密度封装形式，具有引脚数量多、芯片系统小巧且高集成化等显著特征。其工序属于中道范畴，涵盖清洗、溅射、涂胶、曝光、显影、电镀、去胶、刻蚀、涂覆助焊、回炉焊接、清洗、检测等一系列精细步骤。与传统后道封装测试工艺的本质区别在于，先进封装的关键工艺需借助前道晶圆制造平台来完成，是前道工序在封装领域的创新延伸，这种变革为芯片性能提升与功能拓展开辟了新路径，有力推动了封装技术的革新与发展。
1.2 后摩尔时代先进封装崛起
集成电路沿着 More Moore 和 More - than - Moore 两条技术路线发展。More Moore 专注于遵循摩尔定律，积极推动先进制程的进步。其核心策略为持续缩小互补金属氧化物半导体（CMOS）器件的晶体管栅极尺寸，以此增加芯片晶体管数量，进而提升芯片性能。当下，量产芯片的工艺制程已推进至 3nm 节点，全球仅有台积电、英特尔和三星等少数企业具备 10 纳米及以下节点的制造实力。
与之对应的 More - than - Moore 则致力于超越摩尔定律，将发展方向拓展至多样化。它借助先进封装技术，在同一系统内整合处理、模拟 / 射频、光电、能源、传感、生物等多种功能，实现了系统性能的全方位提升。相较于传统封装手段，先进封装具备小型化、轻薄化、高密度、低功耗以及功能融合等显著优势，能够有效提升性能、拓展功能、优化形态并降低成本。
推进摩尔定律面临高昂成本的挑战。随着技术发展，摩尔定律中尺寸微缩的趋势逐渐变缓，先进制程已接近物理极限，通过迈向更先进制程来提升芯片性能的成本呈指数级增长。例如，相比采用 45nm 节点制造的 250 平方毫米芯片，采用 16nm 工艺节点后，每平方毫米成本增加超 1 倍；采用 5nm 工艺后，成本更是增加 4 - 5 倍。而先进封装处于相对高成本效益阶段，据 Semi 数据，晶圆制造设备投资占比超 80%，封装测试设备投资占比不到 20%。尽管先进封装也需光刻、刻蚀、沉积等设备，但与晶圆制造相比，其设备精度要求较低，设备价值也相对较低，且目前处于快速发展期，未来有较大的改进和降本空间。
在技术发展进程中，先进封装展现出独特价值。先进封装能够在不改变制程节点的情况下，仅依靠改进封装方式就提升芯片性能。通过采用先进封装技术，可在系统内集成多种功能模块，如将处理、模拟 / 射频等功能有效整合，避免了单纯依赖先进制程带来的高成本和高难度挑战，同时利用自身的小型化、高密度等特性，优化芯片整体性能和成本效益，为集成电路产业在摩尔定律逐渐受限的背景下开辟了新的发展路径，也促使产业更加重视封装环节在提升系统综合性能方面的关键作用，推动先进封装技术不断创新与完善，以适应日益多样化和高性能化的市场需求。
1.3 先进封装的发展趋势
传统封装主要承担机械保护、电气连接、机械连接与散热功能。机械保护上，利用封装材料保护易碎裸片免受物理和化学损伤；电气连接为芯片与系统构建供电及信号传输通道；机械连接确保芯片与系统连接稳固；散热功能则防止芯片过热致晶体管失效。
先进封装在继承传统封装机械保护、电气连接、机械连接和散热这四大功能的基础上，有力地肩负起提升芯片性能的重任。它从五个关键方面对芯片性能予以提升：
其一，达成芯片封装小型化、高密度化、多功能化，借助精巧的结构设计与工艺创新，在极为有限的空间内实现芯片更为紧密的集成，使封装体积大幅缩减，同时巧妙整合多种功能，以契合现代电子设备对多功能与小型化的严苛诉求；
其二，成功降低产品功耗、提升产品带宽并减小信号传输延迟，运用独特的材料与精妙的电路设计策略，有效削减芯片运行时的能耗，延长设备的续航时长，显著拓宽数据传输带宽，加速信息交互进程，同时大幅缩短信号传输的时延，全面提升系统的响应速率与处理效能；
其三，能够实现异质异构的系统集成，凭借卓越的技术手段将不同材质、结构以及功能的芯片或组件完美融合为一个协同运作的系统，有力拓展了芯片功能的边界与应用场景；其四，成为延续摩尔定律、提升产品性能的有效途径，在摩尔定律面临诸多挑战之际，以创新的封装方式推动产品性能持续进阶，突破制程节点微缩的限制；其五，切实降低先进节点芯片的设计复杂度与制造成本，有效缩短开发周期并提高产品良率，通过合理的芯片拆分与集成策略，简化设计流程，提升制造效率，增强产品在市场中的竞争力。
封装技术的发展始终遵循小型化、高集成度的趋势，其演进历程可清晰地划分为四个阶段。第一阶段（1970 年前）为直插型封装，此阶段以双列直插封装 DIP 为主导的直插型封装盛行。其主要特征是将电子元器件直接焊接在电路板上，引脚成为元器件与电路板相连的关键媒介。这种封装方式在当时的技术条件下较为基础和直观，虽能满足简单电路的构建与运行，但由于引脚的物理特性限制，封装体积相对较大，集成度处于较低水平。
不过，它为早期电子设备的发展奠定了基础，如在一些基础工业控制设备、简单消费电子产品中得到广泛应用，开启了半导体封装技术发展的序幕，让人们初步认识到如何将离散的电子元器件整合为具有特定功能的电路模块。
第二阶段（1970 - 1990 年）是表面贴装，其特点在于运用更短更细的引线替换针脚或者采用无引脚设计，将电子元件直接粘贴在 PCB 的表面，而后通过加热或冷凝的方式使其稳固于电路板上，这一时期涌现出小外形封装 SOP、J 型引脚小外形封装 SOJ、无引脚芯片载体 LCC、扁平方形封装 QFP 四大封装技术以及针栅阵列 PGA 等技术。
第三阶段（1990 - 2000 年）为面积阵列封装，其特色是采用体积更小的焊球取代引线，这些球形金属接触点分布在芯片的表面，构成类似网格的布局，涵盖 BGA 球栅阵列、CSP 芯片尺寸封装、倒装芯片封装 FC 等先进封装技术。
第四阶段（2000 年至今）是三维堆叠和异构集成，晶圆级封装 WLP、系统级封装 SIP、扇出型封装 FO、2.5D/3D 封装等先进封装技术蓬勃兴起、争奇斗艳。综合来看，每一代封装技术的核心差异在于芯片与电路连接方式的变革，伴随封装技术的持续发展，连接密度和传输速率不断攀升，持续为现代电子产业的繁荣提供强劲动力与坚实支撑。
CoWoS
CoWoS技术的诞生与发展
2.1 CoWoS的诞生与基本原理
2011 年，封测厂发展跟不上晶圆代工步伐，台积电毅然进军先进封装领域，短短两年后成功研发出 CoWoS 技术。不过，起初 CoWoS 技术因价格高昂，限制了其市场应用，仅有像 Xilinx 这样的少数客户采用。为拓展市场，台积电针对苹果等客户需求，开发出精简版的 InFO 技术，简化 CoWoS 结构并大幅降低成本，借此赢得苹果这一重要客户。同时，专注高阶客户市场的 CoWoS 技术随着 AI 技术迅猛发展迎来新机遇，历经十年发展，该技术已逐渐成熟，在市场上占据领先地位。台积电总裁魏哲家预测，未来五年内，AI 相关需求将以接近 50% 的年平均成长率持续增长，并占台积电营收约 10%，凸显了 CoWoS 技术在半导体行业的重要地位和广阔前景。
CoWoS 全称为 Chip on Wafer on Substrate，涵盖 2.5D 水平堆叠和 3D 垂直堆叠配置的封装技术，可拆分为 “CoW（Chip-on-Wafer）” 即芯片堆叠，以及 “WoS（Wafer-on-Substrate）” 也就是将芯片堆叠在基板上两部分来看。它是把芯片堆叠起来再封装于基板上，最终形成 2.5D、3D 的形态，能减少芯片空间，还可降低功耗和成本。其封装示意图显示，先是将逻辑芯片及 HBM（高带宽内存）连接于中介板上，通过中介板内微小金属线整合不同芯片的电子信号，再借助 “硅通孔（TSV）” 技术连接下方基板，最后通过金属球衔接至外部电路。CoWoS 的诞生是半导体巨头在封装技术探索道路上的重要里程碑，旨在应对高性能计算需求增长以及传统封装在芯片集成度和性能提升方面的局限。
CoWoS 工艺流程包含多个步骤，大致可划分为三个阶段。
第一阶段，裸片（Die）与中介层（Interposer）借助微凸块（uBump）连接，并用底部填充（Underfill）保护连接处。
第二阶段，裸片（Die）与载板（Carrier）相连接，封装基板（载板）作为承载芯片的线路板，属于 PCB 的技术分支，是核心的半导体封测材料，具备高密度、高精度、高性能、小型化及轻薄化特点，能为芯片提供支撑、散热和保护，以及芯片与 PCB 母板间的电气连接和物理支撑。在裸片与载板连接后，利用化学抛光技术（CMP）薄化中介层，目的是移除中介层凹陷部分。
第三阶段，切割晶圆形成芯片，再将芯片连结至封装基板，最后加上保护封装的环形框和盖板，使用热介面金属（TIM）填补与盖板接合时产生的空隙。简单来讲，CoWos 可理解成拉近晶片与晶片之间距离以提升运算效率的技术，形象来说，如果把晶片（处理器和存储器）想象成一排排大楼，CoWos 就如同把大楼盖得很近，还有天桥和地下通道连接，可加速晶片之间的互联效率，而此前大楼独立存在，互联效率很低。
2.2 CoWoS技术的分支
CoWoS 可细分为 S、R、L 三类，分别对应硅中介层（Si Interposer）、重布线层（RDL）与局部硅互联技术（LSI）。目前市面上主流为 CoWoS-S，不论是 AI 伺服器、高效能运算产品皆使用 CoWoS-S，但缺点是生产成本过高。
2.2.1 CoWoS-S
CoWoS-S 通过采用单片矽中介层和矽通孔（TSVs）实现晶片与基板之间高速电信号的直接传输，不过其单片矽中介层存在容易出现良率问题的不足。它面向高性能计算应用，具备同类最佳的性能以及最高的集成密度。作为晶圆级系统集成平台，CoWoS-S 能够提供广泛的内插器尺寸、丰富的 HBM 立方体数量以及多样的封装尺寸，并且可达成比 2 倍掩模版尺寸（约 1,700mm²）更大的内插器，从而可以将领先的 SoC 芯片与四个以上的 HBM2/HBM2E 立方体集成在一起。
2.2.2 CoWoS-R
CoWoS-R 隶属于 CoWoS 高级封装家族，运用 InFO 技术，以有机中介层替换 CoWoS-S 的矽中介层。该有机中介层含有精细间距的 RDL（重新布线层），能够为 HBM 与 SoC 晶片或者晶片与基板之间构建高速连接通道。有机中介层由聚合物和铜线组成，凭借自身柔韧性充当压力缓冲器，可有效减少因基板与中介层之间热膨胀系数不匹配所引发的可靠性问题。
CoWoS-R 不仅可靠性优越、良率良好，还能助力新的封装扩展尺寸，以适应更复杂的功能需求。其 RDL 内插器由聚合物和铜迹线构成，机械方面相对灵活，有助于增强 C4 关节的完整性，进而使封装能够进一步扩大规模，满足更为复杂的功能要求，在 HBM 和 SoC 异构集成等小芯片之间的互连方面有着重要作用。
2.2.3 CoWoS-L
CoWoS-L 是台积电当前的最新技术，属于 CoWoS 平台中的后置晶片封装，它融合了 CoWoS-S 和 InFO 技术的优势，借助带有 LSI（局部矽互连）晶片的中介层，实现极为灵活的整合，用于晶片间的互连以及 RDL 层的电源和信号传输。它保留了 CoWoS-S 中的矽通孔（TSVs）这一特征，以此减少了因使用大矽中介层在 CoWoS-S 里出现的良率问题。
作为 CoWoS 平台中重要的芯片级封装之一，CoWoS-L 结合 CoWoS-S 和 InFO 技术优点，运用内插器与 LSI 芯片达成最灵活的集成方式，服务于管芯到管芯的互连，并依靠 RDL 层完成功率和信号传递。该产品起始便具备 1.5 倍掩模版插入器尺寸，能实现 1 倍 SoC + 4 倍 HBM 立方体的配置，后续还可进一步拓展外壳尺寸，以便集成更多芯片。此外，它在矽中介层中加入主动元件 LSI，提升了晶片设计及封装弹性，可堆叠多达 12 颗 HBM3，成本比 CoWoS-S 更低，预计 2024 年推出，有望成为未来 CoWoS 技术主流，新一代 AI 晶片有机会应用此项技术。
在部分实际案例中，可能会采用绝缘通孔（TIVs）替代 TSVs，目的是减少插入损耗。其封装从 1.5 倍光罩尺寸的中介层起步，配置 1 个 SoC 和 4 个 HBM 方块，并可进一步扩展到更大尺寸以整合更多晶片。
2.3.4 CoWoS 终端产品分布
CoWoS 目前大多都是用在 AI 相关的晶片、产品上面，目前已知或推论出来可能会采用 CoWoS 制成的产品如下：
CoWoS
CoWoS技术现状及未来发展
3.1CoWoS技术在市场上的应用现状
因 CoWoS-S 面临中介层面积进一步扩大、多芯片翘曲等挑战，在此基础上迭代升级难度大幅增加，所以台积电着重发力 CoWoS-L 技术。CoWoS-L 具备诸多优势，它无需掩膜拼接，能有效解决大型硅中介层的良率问题，还可带来更高的灵活性。其中介层由多个局部硅互连（local silicon interconnect，LSI）芯片和全局重布线（global redistribution layers）构成，形成重组的中介层（reconstituted interposer，RI），以此替代 CoWoS-S 中的单片硅中介层。
LSI 芯片保留了硅中介层的优秀特性，像亚微米铜互连、硅通孔（TSV）以及嵌入式深沟槽电容器（eDTC）等，这确保了良好的系统性能，同时规避了单个大型硅中介层的良率损失问题。并且，在 RI 中引入了绝缘体通孔（TIV）作为垂直互连，相比 TSV 有着更低的插入损耗。目前，台积电已成功实现具备 3 倍掩膜版尺寸中介层的 CoWoS-L 结构，该结构能够搭载多个 SoC 芯片和 8 个 HBM，稳定的可靠性结果与卓越的电气性能显示，CoWoS-L 架构有望延续 CoWoS-S 的扩展态势，以满足未来 2.5D SiP 系统在高性能计算（HPC）和 AI 深度学习方面的需求。基于这些优势，CoWoS-L 将成为下一阶段的主要封装类型。
除了 CoWoS-L 的推进，采用 CoWoS 技术的芯片堆栈版本预计在 2027 年准备就绪，届时 CoWoS 技术会整合 SoIC、HBM 及其他元件，构建出一个运算能力强大，可媲美资料中心服务器机架甚至整台服务器的晶圆级系统。而到 2027 年后，3D 版的 CoWoS 技术也将登上历史舞台，进一步拓展 CoWoS 技术在市场中的应用范围与影响力。
3.2 CoWoS技术未来展望
2021 年台积电发布的第 5 代 CoWoS 技术（CoWoS-S5）使效能得到大幅提升。
在集成能力方面，CoWoS-S5 将插层尺寸扩大到 3 倍 rectile limit（2500 mm²），单个插层上可集成 3 个或更多逻辑芯片组以及 8 个 HBM，相比上一代，结合更大尺寸与先进节点顶层芯片，晶体管集成数量多了近 20 倍，内存堆栈数量从 4 个增加到 8 个。在散热解决方案优化上，CoWoS-S5 具备环型封装与带散热器的盖型封装两种热解决方案。环型封装让裸片背面暴露可直接接触散热器；盖型封装在盖和裸片间插入热界面材料（TIM），以往常用的凝胶型 TIM 因热导率和可靠性覆盖退化问题无法满足 HPC 和人工智能领域高功率要求，所以采用了新型非凝胶 TIM，其导热系数大于 20 W/K，TIM 覆盖率达 100%，经多项测试后无明显衰减，可靠性测试后热阻衰减小于 10%。
台积电在 2024 年欧洲技术论坛上表示，CoWoS 和 SoIC 两项先进封装的产能在 2026 年底前会持续快速增长。其中，CoWoS 计划在 2023 年底到 2026 年底的 3 年间实现 60% 的产能复合年增长率，意味着 2026 年底其产能将达到 2023 年底的 4 倍左右。而 SoIC 计划在同期实现 100% 的产能复合年增长率，2026 年底产能将达到 2023 年底的 8 倍左右。
除台积电外，日月光等 OAST 企业也在持续扩大类 CoWoS 封装的产能，以满足市场需求。而CoWoS 作为业界主流的 HBM 高带宽内存芯片同计算芯片集成技术，已广泛应用于英伟达 AI GPU 等产品中。台积电预估未来几年面向 AI 和 HPC 等应用的芯片系统会同时采用 CoWoS 和 SoIC 两项技术，为满足复杂处理器制造需求，台积电将同步提高这两种先进封装的产能。同时，台积电还在积极扩展 CoWoS 的细分类别，未来计划推出如整体面积更大的 CoWoS-L 等变体，进一步丰富产品形态，满足多样化的市场需求。
参考资料来自：小牛行研、驭势资本研究所
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